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[verilog HDL] (4)테스트 벤치(Test Bench) 모듈

verilog HDL을 이용하여 설계한 이후, 코드에 오류가 없는지를 점검하기 위해 디버깅하는 과정이 필요할 것이다. HDL 모듈을 오류가 없는지 시뮬레이션하기 위해 설계된 모듈이 바로 테스트벤치 모듈이다.  DUT(Design Under Test)는 시뮬레이션 대상이 되는 모듈을 인스턴스로 불러와 시뮬레이션을 진행한다. 테스트벤치 모듈의 핵심 부분이라고 할 수 있다. 또한 테스트벤치 모듈에는 DUT에 입력되는 입력(stimulus)을 생성하는 구문, 시뮬레이션 입력에 대한 DUT로부터 반응(response)를 관찰하는 구문이 포함되어 있다. 테스트벤치 모듈을 이용한 시뮬레이션의 예시들을 살펴보겠다.module test_fix ();    reg A, B, C;        circuit cl(A, B,..
verilog HDL 2024. 9. 13. 17:57
[verilog HDL] (3)Verilog 개요 - 모듈과 모델링

지난 포스팅에서는 Verilog HDL을 이용하여 회로를 설계하는 과정에 대해 개략적으로 살펴보았다.하드웨어 사양이 주어지면 이를 파악하여 HDL 코딩으로 회로를 작성하는 것이 첫번째 단계였다. 그렇다면 HDL 코딩은 어떤 구조로 이루어져 있을까? HDL(Hardware Description Language)은 하드웨어의 동작을 기술하는 언어로, C언어나 Java 같은 소프트웨어 개발 언어와는 다르게 하드웨어 설계에 특화되어 있다. 하드웨어 구성 요소 간의 상호 연결과 병렬성을 중점으로 작성하기 위해, 기본 설계 단위로 "module"을 이용한다.  Verilog HDL에서 모듈(Module)이란, 기본 설계 단위를 의미한다. C언어를 알고 있는 사람이라면 모듈을 하나의 함수라고 생각해도 좋다. 그러나 ..
verilog HDL 2024. 9. 12. 20:50
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